PCIe Gen4 设计

Die size is 11mm x 11mm

2层层次结构

16G serDes PHY + 56G serDes PHY

PCIe支持Gen4 16Lanes模式

使用 2 X multi-protocol 16G serDes PHY+ PCS sorftIP

2个 PHY floorplan需要考虑封装设计的限制以及芯片IR drop的要求

时钟的拓扑设计是设计成败的关键因素（特别是本地发送时钟（TCK/PCLK））

PHY与fireware 之间的memory接口设计需要考虑PCIe协议中bootup 时序的要求和PHY测试的DFT需求

Floorplan方案确定 - 1

2 16G serDes PHY 面对面摆放的方案横向纵向布线资源分布更加均衡，congestion的情况更好，并且摆放逻辑的区域更加有利于高速时钟的物理实现

Floorplan方案确定 - 2

2个16G serDes PHY 面对面摆放的方案会造成封装设计中的走线难度，需要定制化设计PHY周围的BUMP pattern，并间接影响逻辑摆放区域的IR drop情况，这些需要封装设计和noise 分析的协同配合

时钟设计- 1

PCIe Gen4的最高时钟频率较高（1GHz），并且时钟产生逻辑复杂，clock convergence问题较多

高速时钟负载较多，对于multi PHY的设计，需要考虑全局的balance

高速时钟的clock latency过长会导致时序难以收敛，尤其是在PHY接口的电路上

PCIe对不同lane之间的本地发送时钟的skew有严格的要求<150ps

时钟设计- 2

针对PCIe的时钟设计难点，进行手工+工具自动的混合设计方法进行拓扑结构的设计：

对于本地发送时钟，根据其特点将clock generation的逻辑分类（per-pma/per-PIPE/per-Lane）然后进行人工摆放，在per-lane的clock generation output点后使用工具进行时钟树生成

根据接收时钟（RXCLK）的结构特点，给各个lane的RXCLK domain逻辑添加placement 约束，将RXCLK的分布范围缩小来减轻setup/hold的冲突情况，减低时序收敛难度

其余clock，使用工具自行生成

Memory接口设计

PCIe PHY的Firmware读写接口的工作频率需要根据PCIe的规格进行计算，并且需要满足PCIe协议的reset时序要求。这些最终会转化为memory interface的具体的设计spec

这一接口的设计还需要考虑DFT的要求，需要能够在测试模式下自由访问PHY

PCIe的firmware的读取接口还需要进行旁路设计以增加bootup的灵活性及鲁棒性